Myślę, że warto to sprawdzić. W zasadzie istnieje tylko jedna możliwość bezpośredniej regulacji częstotliwości, a dokładnie modyfikacja ustawień APLL. Żadne zabawy cpufreq/dvfs tutaj nie pomogą, bo jedyne co robią to ustawiają całkowitoliczbowy dzielnik częstotliwości ARM, przez który jest dzielona wyjściowa częstotliwość z PLL. Ewentualnie można jeszcze spróbować przestawić SoC w tryb asynchroniczny i zmieniać częstotliwość MPLL o pojedyncze MHz albo mniej. Z drugiej strony, dokładnie ten sam problem występuje w układzie S5P6442 (i5800), z tą różnicą, że szyna taktowana jest z wyższą częstotliwością - 166 MHz, co daje minimalnie lepszą przepustowość.